Funktionale Verifikation eingebetteter Systeme: Techniken und Werkzeuge auf Systemebene

Aufgrund der rasch zunehmenden Komplexität eingebetteter Systeme ergab sich die Notwendigkeit, die Abstraktionsebene im Systementwurf anzuheben. Es wurde die elektronische Systemebene geschaffen, auf der die Systembeschreibungssprache SystemC und die Konzepte zur Modellierung auf Transaktionsebene (engl. Transaction Level Modeling, TLM) große Bedeutung erlangten. TLM-Modelle, die in SystemC geschrieben sind, ermöglichen den Entwicklern, sehr früh mit der Entwicklung von Software sowie einer Verifikationsumgebung für herkömmliche HardwareModelle, die weniger abstrakt und erst viel später im Entwurfsablauf verfügbar sind, zu beginnen. Die resultierende Zeitersparnis und Steigerung der Produktivität hängt jedoch sehr stark von der Korrektheit der TLM-Modelle ab, die als Referenz für die weitere Softwareund Hardware-Entwicklung dienen. Aus diesem Grund ist die funktionale Verifikation von TLM-Modellen unerlässlich. Hierfür wurden in der vorliegenden Dissertation zwei wesentliche Ergebnisse erzielt. Erstens wird die Kapazität der formalen Verifikation durch die vorgeschlagenen Techniken in vielen Fällen um mehrere Größenordnungen erhöht. Zweitens ist es mit den entwickelten Verfahren zur Fehlerlokalisierung erstmalig möglich, das Debugging auf der TLM-Abstraktion zu automatisieren. Weitere neuartige Ansätze runden die ganzheitliche Betrachtung des Themas funktionale Verifikation ab.